반도체 미세공정 기술은 1970년대 마이크로미터(µm)급 공정에서 출발하여, 2000년대 90nm·65nm를 거쳐 현재 3nm·2nm 공정까지 도달한, 인류 기술 역사에서 가장 고도화된 제조 기술 중 하나입니다. 특히 193nm DUV(Deep UV)에서 13.5nm EUV(Extreme UV), 그리고 High‑NA EUV로 이어지는 노광 기술의 진화가 미세공정 발전을 실질적으로 견인, 대만 TSMC·삼성전자·인텔 간의 선단공정 경쟁이 그 속도를 더욱 가속하고 있습니다.
반도체 미세공정 기술이란
반도체 미세공정 기술은 반도체 칩의 성능, 전력 효율, 생산성을 결정하는 제조 기술 총체를 의미합니다. 일반적으로 미세공정의 ‘nm(나노미터)’ 수치는 웨이퍼 위에 형성되는 트랜지스터 게이트 길이 또는 회로 선폭의 상대적 크기를 나타내며, 숫자가 작을수록 더 많은 트랜지스터를 동일 면적에 집적할 수 있습니다. 아래 표는 대표적인 반도체 공정 노드와 관련 성능 특징입니다.
| 공정 노드 | 대표 제조사 | 주요 특징 |
|---|---|---|
| 7nm | TSMC | 최초 상용 EUV 리소그래피 적용 단계 시작 |
| 5nm | TSMC, 삼성 | 성능 향상 + 전력 절감의 주 공정 세대 |
| 3nm | 삼성, TSMC | 게이트올어라운드(GAA) 구조 도입, 에너지 효율 강화 |
| 2nm 이상 미래 | TSMC, 인텔 개발 중 | 더욱 높은 전력 효율과 고밀도 트랜지스터 구현 전망 |
미세공정 노드의 정의와 한계
과거에는 공정 노드가 실제 최소 선폭 또는 게이트 길이와 비교적 근접하게 정의되었으나, 1990년대 이후 노드 명칭은 트랜지스터 밀도와 직접적인 상관관계가 약화되었고, 업체별·세대별로 상이한 “마케팅 지표”로 활용되고 있습니다. 예를 들어, 90nm 노드는 국제반도체기술로드맵(ITRS)의 70% 스케일링 규칙에 따라 130nm 이후 세대로 명명되었으나, 이후 7nm·5nm·3nm 등의 이름은 실제 피처 크기보다는 세대 구분 및 경쟁력 강조 목적이 강합니다. 다음 표는 공정 노드 명칭과 실제 의미의 괴리를 요약한 것입니다.
| 구분 | 전통적 의미 (1980–1990년대) | 현대적 의미 (2000년대 이후) |
|---|---|---|
| 노드 명칭 기준 | 최소 선폭 또는 게이트 길이에 근접한 값 | 마케팅·세대 구분용 명칭, 실제 피처 크기와 비례하지 않음 |
| 90nm 예시 | 최소 피처 90nm급 CMOS 공정 도입 시점 | 130nm 대비 약 70% 스케일링 세대 |
| 7nm·5nm·3nm | 실측 선폭과 불일치, 공정·소자·배선 복합 성능 지표 | 업체별 설계 룰·밀도·전력 특성을 포괄하는 상징적 라벨 |
1970–2000년대: 마이크론 시대에서 90nm까지
1) 마이크론 공정과 초기 마이크로프로세서
1970년대 초반 인텔 4004 마이크로프로세서는 마이크로미터(µm) 단위 공정을 기반으로 했으며, 공정 세대는 HMOS III, CHMOS V 등 임의 명칭으로 불렸습니다. 이 시기 칩은 면적이 크고 전력 소모가 많았으며, 집적도와 동작 주파수 모두 현대 기준에서는 매우 제한적이었습니다.
1980–1990년대 중반까지는 3µm, 2µm, 1.5µm, 1µm, 800nm 공정으로 점차 축소되면서, 트랜지스터 집적도가 기하급수적으로 증가하고 마이크로프로세서의 클록 속도와 기능이 꾸준히 향상되었습니다. 이 시기의 스케일링은 주로 기하학적 축소와 공정 레시피 개선(산화막, 도핑, 금속 배선 개선 등)에 의해 달성되었습니다.
2)130nm·90nm: 스트레인드 실리콘과 고유전 Gate 전 단계
2000년대 초반 130nm 공정 도입 이후, 90nm 공정은 2003–2005년경 인텔, IBM, TSMC, 삼성, AMD, 도시바 등 주요 업체에 의해 상용화되었으며, DRAM·NAND·로직 전반에 폭넓게 적용되었습니다. 90nm 세대에서는 인장·압축 응력을 채널에 도입하는 ‘스트레인드 실리콘(strained silicon)’이 도입되어, 장비 변경 없이도 전자 이동도를 크게 향상시켜 PMOS 성능이 약 30% 이상 개선되는 돌파구를 제공했습니다.
이러한 스케일링은 “게이트 길이와 선폭 축소 → 채널 도핑 최적화 → 스트레스 엔지니어링”이라는 일련의 흐름을 통해 이루어졌으며, 이후 65nm·45nm 세대로의 진화를 위한 기반이 되었습니다.
45nm–14nm: 하이-k 메탈 게이트와 FinFET 도입
1) 45nm: 하이‑k/메탈 게이트의 등장
45nm 전후에서는 게이트 산화막의 두께를 얇게 하기만 해서는 누설전류 문제를 제어할 수 없었기 때문에, 고유전율(high‑k) 재료와 메탈 게이트 구조가 본격적으로 도입되었습니다. 이를 통해 게이트 유전층 물리 두께를 상대적으로 두껍게 유지하면서도, 등가 산화막 두께(EOT)를 줄여 정전 용량과 구동 능력을 향상시키는 것이 가능해졌습니다.
2) 22nm–14nm: FinFET 구조 전환
22nm·14nm 세대에서는 평면(플래너) MOSFET로는 더 이상 단채널 효과와 누설전류를 허용 가능한 수준으로 제어하기 어려워졌고, 이에 따라 3차원 구조인 FinFET(핀펫)가 도입되었습니다. FinFET는 실리콘 핀을 세워 게이트가 3면을 감싸는 구조로, 동일 면적에서 더 좋은 채널 제어와 낮은 오프전류를 제공하여, 전력 효율과 성능을 동시에 개선했습니다. 아래는 90nm 이후 대표 로직 공정 노드의 대략적 시간 축입니다.
| 노드(로직 기준) | 대략 도입 시기 | 핵심 특징 |
|---|---|---|
| 90nm | 2003–2005년 | 스트레인드 실리콘, 저k 배선 유전체 |
| 65nm | 2006–2007년 | 누설전류 저감, 공정 정밀도 향상 |
| 45nm | 2007–2008년 | 하이‑k/메탈 게이트 도입 |
| 32/28nm | 2010–2012년 | LP 공정 강화, 모바일 SoC 본격화 |
| 22nm | 2012년 전후 | FinFET 초기 도입 |
| 14nm | 2014–2015년 | FinFET 고도화, 고성능·저전력 동시 추구 |
10nm–7nm–5nm–3nm: EUV와 초미세공정 시대
1) 7nm의 본격 양산과 EUV
2019년 TSMC는 7nm 공정에서 EUV 리소그래피를 본격 양산에 적용하였고, 이를 기반으로 스마트폰 AP, AI 가속기, 서버용 CPU/GPU 등 고성능·저전력 칩 제품군이 출시되었습니다. 7nm 시대에는 193nm 침지(immersion) DUV에 의존하던 멀티 패터닝 공정(LELE, SADP 등) 일부를 EUV 단일 패턴으로 대체하여, 마스크 수·공정 단계·변동성을 줄이고 수율을 개선하는 효과가 있었습니다.
2) 5nm와 3nm: 트랜지스터 밀도와 전력 효율 극대화
5nm·3nm 노드에서는 FinFET 구조의 한계를 극복하기 위해, 채널 폭·높이·핀 수를 세밀하게 최적화하고, 일부 업체는 게이트 올 어라운드(GAA) 구조로의 전환을 준비하고 있습니다. 엔지니어들은 90nm 대비 수십 배에 이르는 트랜지스터 밀도를 달성했으며, 3nm 급 노드에서는 트랜지스터 치수가 “수 원자층” 수준으로 축소되어, 공정 변동성·양자 터널링을 포함한 물리적 한계를 정면으로 다루고 있습니다.
TSMC 3nm 공정은 여전히 FinFET 기반으로 높은 트랜지스터 밀도·양호한 수율을 확보했다는 평가를 받고 있으며, AI·모바일·HPC 핵심 칩에 적용되고 있습니다. 반면 삼성전자는 3nm부터 GAA 기반 MBCFET 구조를 도입하여, 향후 2nm 이후 세대에서 전력·성능 우위를 확보하는 전략을 추진 중입니다.
2nm와 GAA: 차세대 미세공정의 방향
1) 2nm 노드 진입 현황
2nm 공정은 2024년 리스크 생산, 2025년 양산을 목표로 글로벌 선단 파운드리들이 일제히 로드맵을 제시하고 있는 세대입니다.TSMC는 공개된 자료에서 N3E 대비 N2 공정이 동등 전력에서 약 10–15% 성능 향상, 동등 성능에서 25–30% 전력 절감, 약 1.1배 트랜지스터 밀도 향상을 제공한다고 설명하고 있습니다. 이는 미세공정이 여전히 집적도·전력 효율 향상 측면에서 유의미한 이득을 제공함을 보여줍니다.
- TSMC: 2024년 2nm(N2) 리스크 생산 개시, 2025년 하반기 대량 양산 계획
- 삼성전자: 2025년 2nm GAA 공정 양산 목표, 3nm에서 구축한 GAA 경험 활용
- 인텔: 기존 2nm 노드를 포기하고 18Å(18A) 공정으로 전환, 2027년경 18A 10만 웨이퍼/월 이상을 목표로 함
2) GAA(nanosheet) 트랜지스터와 구조적 변화
2nm 세대의 핵심 변화는 FinFET에서 GAA(nanosheet) 구조로의 전환입니다.
- FinFET: 수직 핀을 게이트가 3면에서 감싸는 구조
- GAA: 채널을 완전히 둘러싸는 구조로, 전기적 채널 제어 능력 극대화
GAA 구조는 채널 폭·높이를 조절한 나노시트 스택 구성으로, 동일 풋프린트에서 채널 폭을 증가시키거나, 저전력·고성능 구성을 믹스하는 등의 설계 자유도를 높여줍니다. 동시에, 2nm급 게이트 길이와 배선 피치에서 심각해지는 단채널 효과, 서브스레숄드 스윙, 드레인 유도 장벽 저하(DIBL) 등을 완화하는 수단이기도 합니다.
핵심 기술 요소 분석
1) 리소그래피 기술
리소그래피는 웨이퍼 상에 회로를 그리는 핵심 단계이며, EUV 도입 이후에도 NA(수치개구) 확대, 다중 패터닝 기술 등으로 지속 개선이 이루어지고 있습니다.
2) 트랜지스터 구조 변화
- 플래너 트랜지스터: 전통적인 구조
- 핀펫(FinFET): 22nm 이후 도입
- GAA: 3nm 이상에서 차세대 구조로 채택
3) 재료 기술
미세공정에서는 실리콘 기반 외에도 다양한 하이‑k 금속 게이트, 2D 소재 연구가 활발히 진행되고 있습니다.
4) 공정 자동화 및 데이터
공정 정밀도 향상을 위해 머신러닝 기반 공정 제어, 고속 검사/데이터 분석 기술이 활발히 적용됩니다.
반도체 미세공정 기술 최신 시장 동향과 경쟁 구조
현재 미세공정 기술 경쟁은 TSMC, 삼성전자, 인텔 등 주요 파운드리 업체를 중심으로 진행되고 있으며, 국가 정책과 공급망 전략이 결합된 지정학적 경쟁 구조가 형성되었습니다.
- TSMC는 3nm, 2nm 로드맵을 통해 파운드리 리더십 유지
- 삼성전자는 GAA 기반 공정 개발에 집중
- 인텔은 독자 구조 및 공정 혁신 시도
반도체 미세공정 기술 FAQ
Q1. 미세공정이 반도체 성능에 미치는 영향은 무엇인가요?
공정 노드가 작아질수록 트랜지스터 밀도 증가, 전력 효율 개선, 속도 향상이 이루어집니다.
Q2. 3nm 공정이 중요한 이유는 무엇인가요?
GAA 구조를 도입하여 기존 대비 전력 효율 및 성능 향상이 가능하기 때문입니다.
Q3. EUV는 무엇인가요?
극자외선 리소그래피 기술로, 아주 작은 선폭을 구현할 수 있는 차세대 패터닝 기술입니다.
Q4. GAA와 FinFET의 차이는 무엇인가요?
GAA는 게이트가 채널을 360도 둘러싸는 구조로 전력/성능에서 우수하며, FinFET은 채널 상단만 제어합니다.
Q5. 반도체 공정 교육의 실무적 장점은 무엇인가요?
공정 문제 해결 능력 향상, 장비 데이터 해석 능력 강화, 품질 및 수율 최적화 역량 향상이 가능합니다.